Update ja.po

book/po/ja.po

@@ -1,7 +1,7 @@
 msgid ""
 msgstr ""
 "Project-Id-Version: The Veryl Hardware Description Language\n"
-"POT-Creation-Date: 2024-10-30T12:06:35+09:00\n"
+"POT-Creation-Date: 2024-11-20T09:50:12+09:00\n"
 "PO-Revision-Date: 2023-12-28 23:02+0900\n"
 "Last-Translator: Naoya Hatta <[email protected]>\n"
 "Language-Team: Japanese\n"
@@ -1178,9 +1178,10 @@ msgstr ""
 "```"
 
 #: src/03_getting_started/02_hello_world.md:32
+#, fuzzy
 msgid ""
 "The description of all configuration is [here]"
-"(../05_development_environment/01_project_configuration.md)."
+"(../06_development_environment/01_project_configuration.md)."
 msgstr ""
 "全設定の説明は[こちら]"
 "(../05_development_environment/01_project_configuration.md)。"
@@ -2577,8 +2578,8 @@ msgid ""
 "`+:` and `-:` notation can select by start position and width. `[A+:B]` "
 "means `[(A+B-1):A]`, and `[A-:B]` means `[A:(A-B+1)]`."
 msgstr ""
-"`+:` と `-:` 記法は開始位置と幅により選択することができます。"
-"`[A+:B]` は `[(A+B-1):A]` を、 `[A-:B]` は `[A:(A-B+1)]` を意味します。"
+"`+:` と `-:` 記法は開始位置と幅により選択することができます。`[A+:B]` は `[(A"
+"+B-1):A]` を、 `[A-:B]` は `[A:(A-B+1)]` を意味します。"
 
 #: src/05_language_reference/04_expression/06_bit_select.md:34
 msgid "Select by index with step"
@@ -2589,9 +2590,9 @@ msgid ""
 "`step` notation can select by index with step. `[A step B]` means \"select "
 "index `A` in step `B`\", so it equals `[(B*A)+:B]`."
 msgstr ""
-"`step` 記法はステップ付きのインデックスにより選択することができます。"
-"`[A step B]` は \"ステップ `B` で分割したときのインデックス `A` を選択する\" を意味し、"
-"`[(B*A)+:B]` と等しくなります。"
+"`step` 記法はステップ付きのインデックスにより選択することができます。`[A "
+"step B]` は \"ステップ `B` で分割したときのインデックス `A` を選択する\" を意"
+"味し、`[(B*A)+:B]` と等しくなります。"
 
 #: src/05_language_reference/04_expression/07_range.md:3
 msgid ""
@@ -2898,8 +2899,8 @@ msgid ""
 "`sv` attribute represents SystemVerilog attribute. It will be transpiled to "
 "SystemVerilog attribute `(*  *)`."
 msgstr ""
-"`sv` アトリビュートは SystemVerilog のアトリビュートを表し、`(*  *)` という形式"
-"の SystemVerilog アトリビュートに変換されます。"
+"`sv` アトリビュートは SystemVerilog のアトリビュートを表し、`(*  *)` という形"
+"式の SystemVerilog アトリビュートに変換されます。"
 
 #: src/05_language_reference/06_declaration/08_attribute.md:10
 msgid ""
@@ -2927,7 +2928,9 @@ msgstr "`allow` アトリビュート"
 
 #: src/05_language_reference/06_declaration/08_attribute.md:21
 msgid "`allow` attribute is used to disable specified lint check."
-msgstr "`allow` アトリビュートは指定されたリントチェックを無効化するために使用できます。"
+msgstr ""
+"`allow` アトリビュートは指定されたリントチェックを無効化するために使用できま"
+"す。"
 
 #: src/05_language_reference/06_declaration/08_attribute.md:30
 msgid "Available lint names are below:"
@@ -2956,9 +2959,9 @@ msgid ""
 "with `#[ifdef(DEFINE_A)]` is enabled, and the code block with "
 "`#[ifndef(DEFINE_A)]` is disabled."
 msgstr ""
-"`ifdef` と `ifndef` アトリビュートは定義された値によって"
-"コードブロックを有効にするかどうかを制御するために使用することができます。"
-"もし `DEFINE_A` が定義されていれば、`#[ifdef(DEFINE_A)]` のついたコードブロックは有効に、"
+"`ifdef` と `ifndef` アトリビュートは定義された値によってコードブロックを有効"
+"にするかどうかを制御するために使用することができます。もし `DEFINE_A` が定義"
+"されていれば、`#[ifdef(DEFINE_A)]` のついたコードブロックは有効に、"
 "`#[ifndef(DEFINE_A)]` のついたコードブロックは無効になります。"
 
 #: src/05_language_reference/06_declaration/09_generate.md:3
@@ -7682,7 +7685,10 @@ msgid ""
 "// "
 "----------------------------------------------------------------------------\n"
 "\n"
-"StatementBlock: LBrace { StatementBlockItem } RBrace;\n"
+"StatementBlock: LBrace { StatementBlockGroup } RBrace;\n"
+"\n"
+"StatementBlockGroup: { Attribute } ( LBrace { StatementBlockGroup } RBrace | "
+"StatementBlockItem );\n"
 "\n"
 "StatementBlockItem: VarDeclaration | LetStatement | Statement;\n"
 "\n"